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Text File  |  1998-05-27  |  1.4 KB  |  51 lines
  1. Nothing.
  2.  
  3. Processor cycles are counted
  4.  
  5. Count the number of instructions completed per cycle. 
  6.  
  7. RTCSELECT bit transition. (0 = 47, 1 = 51, 2 = 55, 3 = 63)
  8.  
  9. Number of instructions dispatched.
  10.  
  11. Instruction cache misses (speculative (Instruction cache line-fill))
  12.  
  13. dtlb misses (not speculative)
  14.  
  15. Branch incorrectly predicted
  16.  
  17. Number of reservations requested
  18.  
  19. Number of load data cache misses that exceeded the threshold value with lateral L2 cache
  20.  
  21. Number of store data cache misses that exceeded the threshold value with lateral L2 cache intervention
  22.  
  23. Number of mtspr instructions dispatched
  24.  
  25. Number of sync instructions completed
  26.  
  27. Number of eieio instructions completed
  28.  
  29. Number of integer instructions completed every cycle (no loads or stores)
  30.  
  31. Number of floating-point instructions completed every cycle (no loads or stores)
  32.  
  33. LSU produced result without an exception condition
  34.  
  35. SCIU1 unit produced result. (add, subtract, compare, rotate, shift, or logical instructions)
  36.  
  37. FPU produced result
  38.  
  39. Number of instructions dispatched to the LSU
  40.  
  41. Number of instructions dispatched to the SCIU1 unit
  42.  
  43. Number of instructions dispatched to the floating-point unit
  44.  
  45. Snoop requests received. Valid snoops from outside the 604. Does not know if it is a hit or miss.
  46.  
  47. Number of marked load data cache misses that exceeded the threshold value without lateral L2 intervention.
  48.  
  49. Number of marked store data cache misses that exceeded the threshold value without lateral L2 intervention
  50.  
  51.